18A-P 공정 도입으로 전력 유지 상태 성능 9% 향상 및 설계 호환성 확보

Context

기존 18A 공정 도입 과정에서 성능과 수율을 동시에 개선하려던 과도한 목표 설정으로 인해 생산 지연 발생. 파운드리 고객사 유치를 위해 설계 변경 없이 성능을 높일 수 있는 최적화된 제조 노드 필요성 증대.

Technical Solution

• Transistor, Interconnect 및 Design Technology Co-optimization을 통한 하드웨어 레벨 최적화 구현
• 18A와 동일한 Design Rule을 적용하여 기존 설계 자산의 수정 없는 18A-P 공정 전이(Transfer) 지원
• Through-Silicon Vias(TSVs) 최적화 버전인 18A-PT를 통해 칩렛 기반의 수직 적층 구조 지원
• Memory Tile의 분리 제조 및 패키징 단계 통합을 통한 AI Accelerator 설계 효율성 강화
• Vertically Stacked NMOS/PMOS를 사용하는 CFET 기술 연구를 통한 트랜지스터 밀도 극대화 추진
• Gallium Nitride 전력 소자와 Silicon Logic의 단일 공정 통합으로 디지털 제어 회로 최적화 도모