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Z80 CPU의 64KiB 주소 제약을 극복한 1MiB Flash Paging 아키텍처 분석
Full Reverse Engineering of the TI-84 Plus Operating System
AI 요약
Context
Zilog Z80 CPU의 16-bit Address Bus로 인한 64KiB 논리 공간 한계 발생. 반면 물리적 자원은 1MiB Flash와 128KiB RAM을 보유하여 하드웨어 자원과 CPU 주소 체계 간의 심각한 불일치 존재.
Technical Solution
- 4-slot Paging Scheme 도입을 통한 64KiB 이상의 물리 메모리 접근 구조 설계
- rst 28h 기반의 bcall 메커니즘을 구축하여 서로 다른 Flash Page 간의 루틴 호출 최적화
- 9-byte BCD 기반 Floating-point Engine을 OP1-OP6 레지스터에 할당하여 연산 일관성 확보
- Variable Allocation Table(VAT) 구조를 통해 명명된 객체의 동적 메모리 관리 및 카탈로그화 구현
- TI-BASIC의 효율적 저장과 실행을 위한 1-2byte Tokenizer 및 Parser 설계
- IM1 Interrupt 기반의 타이밍 제어와 하드웨어 I/O 서브시스템 분리 구조 채택
실천 포인트
1. 하드웨어 제약으로 인한 주소 공간 부족 시 Paging/Banking 전략 검토
2. 모듈 간 결합도를 낮추기 위한 Jump Table 기반의 System Call 인터페이스 설계 적용
3. 도메인 특화 데이터 타입(BCD 등)의 전용 레지스터 할당을 통한 연산 효율 최적화