HBM3E 9.2TB/s 달성 및 3D 적층 기반 Heterogeneous Integration으로의 전환

Context

2D Scaling의 물리적 한계 도달로 인한 Monolithic Silicon 시대의 종말. 공정 미세화만으로는 대역폭 확장과 전력 효율 개선에 한계가 발생한 상황.

Technical Solution

• Silicon Interposer를 활용한 2.5D Packaging으로 GPU Die와 HBM 간 연결 밀도 극대화
• TSV 및 Cu-Cu Hybrid Bonding 기반 3D Packaging을 통한 다이 수직 적층 및 데이터 경로 단축
• 서로 다른 공정 노드에서 생산된 Die를 통합하는 Chiplet 구조를 통한 제조 비용 최적화
• Diamond Substrate 등 고열전도성 신소재 도입을 통한 3D 적층 시 발생하는 발열 병목 해결
• UCIe 표준 확산을 통한 AI Accelerator 간 상호 운용성 확보 및 하드웨어 범용화 추진

Impact

• HBM3E 도입을 통한 최대 9.2TB/s의 메모리 대역폭 확보
• Interposer μbump Pitch를 55μm에서 40μm로 축소하여 칩 간 대역폭 기하급수적 증대
• Diamond Substrate 적용 시 Si 대비 약 15배 높은 열전도율(2200 W/mK) 달성 가능

Key Takeaway

반도체 성능 향상의 패러다임이 단일 칩 공정 미세화에서 서로 다른 소재와 구조를 결합하는 패키징 아키텍처 설계 중심으로 이동함.