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IBM, 1nm 미만 0.7nm 칩 기술 공개
NanoStack 3D 구조 통한 0.7nm급 초고밀도 칩 기술 구현
AI 요약
Context
전통적 2D 스케일링의 물리적 한계로 인한 트랜지스터 집적도 정체 상황. 기존 나노시트 아키텍처만으로는 전력 효율과 성능 향상을 동시에 달성하기 어려운 병목 지점 도달.
Technical Solution
- NanoStack 아키텍처 도입을 통한 3D 순차 집적 구조 설계
- 트랜지스터를 수직으로 적층하고 엇갈리게 배치하여 단위 면적당 집적 밀도 극대화
- 층별로 서로 다른 소재 조합을 적용하여 개별 트랜지스터의 성능과 전력 효율 독립적 최적화
- High NA EUV 리소그래피 공정 적용으로 옹스트롬 수준의 초정밀 회로 인쇄 구현
- 3차원 나노시트 기반 설계를 통한 물리적 제조 가능성 및 CMOS 인버터 동작 검증
- SRAM 비트셀의 40% 스케일링 달성으로 고대역폭 데이터 수요 대응
실천 포인트
- 수평적 확장이 한계에 도달했을 때 수직 계층 구조(Layering) 도입 검토 - 전체 시스템 통일성보다 레이어별 특성에 맞는 개별 최적화 소재/기술 적용 고려 - 정밀도 향상을 위한 최신 인프라(High NA EUV 등)와 설계 아키텍처의 정렬 확인