FP64 정밀도 확보를 위한 Reconfigurable Dataflow 아키텍처 도입

Context

최신 GPU가 AI FLOPS 중심 설계로 전환하며 과학 계산용 FP64 정밀도 성능이 하락한 상황. 특히 Nvidia Rubin의 FP64 벡터 성능 저하로 인한 고정밀 시뮬레이션 병목 현상 발생.

Technical Solution

• von Neumann 구조 탈피를 통한 Reconfigurable Dataflow 아키텍처 채택
• ALU 그리드 기반의 그래프 인터커넥트를 통한 런타임 연산 설정 구조 설계
• 데이터 흐름과 연산을 오버랩하여 Load-Store 오퍼레이션 대기 시간을 제거한 파이프라인 최적화
• CPU에서 워크로드 실행 후 Compute Graph를 캡처하여 칩에 매핑하는 전용 컴파일러 구현
• C, Python, Fortran, CUDA 등 기존 코드베이스의 투명한 포팅 지원 체계 구축

Impact

• Maverick-2 단일 칩 기준 HPCG 벤치마크에서 약 600 gigaFLOPS FP64 성능 달성
• 유사 성능의 기존 GPU 대비 전력 소모량을 약 50% 수준으로 절감