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0.7nm Nanostack 공정 통한 트랜지스터 밀도 2배 및 효율 70% 향상
IBM stacks up a sub-nanometer chip future
AI 요약
Context
기존 Nanosheet 아키텍처의 물리적 스케일링 한계로 인한 성능 정체 발생. 2nm 공정 이후의 초미세 공정 진입을 위한 새로운 트랜지스터 적층 구조 및 소재 혁신 필요성 증대.
Technical Solution
- n-type 및 p-type FET를 수직으로 배치한 3D Nanostack 아키텍처 설계
- 상하층 트랜지스터를 엇갈리게 배치하는 Staggered 구조 채택으로 신호 및 전원 접점의 독립적 확보
- Single Dielectric Bonding 기술 적용을 통한 상하단 FET 채널 소재의 개별 최적화 구현
- 단순 Monolithic Lithography 및 Etch 공정을 탈피한 수직 적층 방식의 제조 프로세스 도입
- SRAM 스케일링 40% 달성을 통해 AI 가속기 및 고성능 컴퓨팅 메모리 병목 해결
실천 포인트
1. 물리적 확장 한계 도달 시 단순 최적화보다 차원 확장(2D to 3D)을 통한 구조적 해결책 검토
2. 상호 간섭 최소화를 위해 구성 요소의 물리적 오프셋(Offset) 배치 전략 고려
3. 전체 시스템의 단일 최적화보다 각 레이어별 독립적 최적화가 가능한 디커플링 구조 설계