Broadcom XDSiP 기반 2nm Multi-die AI 가속기 설계 및 Ethernet Scale-out 확장

Broadcom's custom ASIC biz adds South Korea's FuriosaAI to its empire

2026년 5월 27일4분advanced

AI 요약

Context

기존 AI 가속기 설계 시 Full-chip 설계 방식에 따른 높은 자본 리스크와 개발 기간 소요 문제 발생. 특히 단일 칩 구조의 한계로 인한 메모리 대역폭 병목 및 전력 효율 최적화의 어려움 존재.

Broadcom XDSiP(Extreme Dimension System in Package) 도입을 통한 Compute, Memory, I/O, Logic의 Chiplet 단위 분리 설계
Hybrid Bonding 기반 3D Packaging 기술을 적용하여 분리된 Chiplet을 단일 논리 칩으로 통합하는 Multi-die 구조 구현
2nm 공정 및 Dual-layer HBM4/HBM4e 적용을 통한 메모리 집적도 및 데이터 전송 효율 극대화
Tomahawk 6(TH6) 고성능 Ethernet Switch 기반의 고차수(High-radix) 네트워크 구성으로 8개 이상의 칩 확장성 확보
기존 Proprietary Interconnect 대신 Ethernet 기반 Scale-up/out 구조를 채택하여 범용 데이터센터 인프라 호환성 강화

실천 포인트

복잡한 가속기 설계 시 Full-chip 설계 대신 검증된 IP 기반의 Chiplet-to-Package 전략을 통해 TTM(Time to Market) 단축 및 리스크 분산 검토

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